Los 3 nm de TSMC obligarán a AMD y NVIDIA a tomar medidas con la caché

Los problemas para TSMC se acrecientan. Lo llevamos tiempo avisando, y ahora es una confirmación que nos llega en un momento realmente importante del mercado. Y lo es porque tanto AMD como NVIDIA están pensando ya en los 3 nm de los taiwaneses, que serán un paso más hacia la barrera de los transistores GAA. ¿Por qué tienen tanta relevancia este N3? ¿Qué los hace diferentes? La respuesta es corta y simple: para el N3E y el N3X, es decir, TSMC tiene un problema con la caché de los chips que fabrique en el N3.

De un tiempo a esta parte se ha pasado de producir chips muy caros en la parte lógica de los mismos, viendo cómo la SRAM era tremendamente barata. Los problemas y límites de las arquitecturas nunca supusieron un problema con la caché como tal, siempre se tiró de lógica para seguir aumentando el rendimiento, pero… Esto ha cambiado, y lo ha hecho en el peor momento posible de la historia de los procesos litográficos.

TSMC y los problemas con la SRAM (caché) en los nodos de N3, N4 y N5

Especulamos con ello debido a unas filtraciones y datos referidos de la propia TSMC, y de nuevo volvemos a acertar de pleno. WikiChip confirma nuestras sospechas para desgracia de todos: TSMC tiene un grave problema con la SRAM (y el precio). Si nos has seguido estarás al tanto de (al menos) parte del porqué del precio mayor en las GPU de NVIDIA frente a las AMD.

La arquitectura RDNA 3 es mucho más barata de fabricar en chips MCM que el monodie que usa NVIDIA. ¿Por qué?

Pues por el mantra que venimos repitiendo siempre: la caché ahora mismo es extremadamente cara de implementar en el N5 y el 4N, por lo que NVIDIA incurre en unos costes mucho más altos que AMD, pero también obtiene ventaja de rendimiento.

Por ejemplo, Navi 33 es, por poco, más caro de fabricar por milímetro cuadrado que Navi 31, ya que el primero tiene la L3 incluida en el die y no en MCD, aunque esté a 6 nm como la caché externa. Dicho esto, ¿cuál es la novedad del argumento que ahora se confirma? Pues que las previsiones que hicimos eran más optimistas que la realidad.

Un escalado ínfimo que obligará a AMD y NVIDIA a tomar medidas

Lo comentado con el N5 y el 4N es «optimista» frente a lo que viene. Y es que cuando TSMC presentó el N3 y sus variantes ya dijimos que era muy extraño que no hablase de escalabilidad de su SRAM y solo de la lógica. El motivo es que su SRAM no escala apenas.

Se dijo más tarde que esta subiría dicha escala en 1,2X, es decir, un 20% frente a N5, pues bien, nada de eso es cierto. La confirmación de hoy es mucho peor, puesto que dicha escalabilidad sería de un 5% como máximo. Según el nodo en concreto, por ejemplo, N3B vs N3E, o N3E vs N3X, la escalabilidad frente al N5 actual se tilda de cero. Ese valor del 20% frente al 70% no era lógico, principalmente porque la escalabilidad era imposible viendo el valor real del segundo.

O lo que es igual, se mejora la densidad por milímetro cuadrado en la parte lógica, pero no se reduce en la parte de la SRAM de cada chip. ¿Qué significa esto? Pues un problema, de hecho, un problemón para todo aquel que contrate con TSMC para el N3. Significa que aumentas la densidad por área en algo más del 15% frente a tu nodo anterior, pero la mejora en la caché es ínfima, en algunos casos nula.

La L2 terminará saliendo fuera del die principal en AMD y NVIDIA

Por lo tanto, y una vez más, la caché va a ser más cara para poder acoplarla a la lógica y sus transistores, lo que va a forzar a AMD y a NVIDIA a mover ficha rápidamente. El sacar la caché L3 fuera del chip puede ser solo el primer paso, y lo más probable es que la L2 termine también fuera en una especie de MCD compaginado con ambos tipos.

Para ello, la L0 y la L1 tienen que escalar de tamaño para paliar las deficiencias del bus y la latencia, es decir, veremos más de lo mismo en GPU, pero un paso más allá, posiblemente con bus iguales o inferiores a misma serie, todo para que el precio de la GPU no se dispare. Por otro lado, hay muchos rumores de contratos de AMD y NVIDIA con Samsung… Veremos en qué acaba esto y cómo afronta TSMC los tan problemáticos 2 nm viendo los problemas con el N3 y la caché SRAM.

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